Mehr Speicherplatz, günstigere Preise, aber weniger zuverlässig?

Gründe für die sinkenden Preise wie auch die stetig steigende Leistung von SSDs gibt es einige. Neben der kontinuierlichen Weiterentwicklung und Optimierung der bestehenden Controller-Architekturen sowie auch der Einführung komplett neuer SSD-Prozessoren machten die Hersteller von NAND-Flash-Speicher ebenfalls erfolgreich Fortschritte bei der steten Reduktion der Strukturbreiten.

Kauften wir 2008 noch Laufwerke mit Flash-Speicher, der mit 50-Nanometer-Strukturen bestückt war, konnte man bereits ein Jahr später Drives mit 34-Nanometer-NAND-Flash kaufen. In einem nächsten Schritt folgten schliesslich Laufwerke, die mit dem derzeit immer noch weit verbreiteten 25-Nanometer-Speicher ausgestattet sind. Macht man sich heute auf die Suche nach den kleinsten NAND-Flash-Speicherzellen, dann findet man 19-Nanometer-Chips von Toshiba.

Durch die immer dichtere Packung der Speicherzellen ist es den Herstellern möglich, immer mehr Speicher zu gleichbleibenden oder gar noch tieferen Preisen anzubieten.

Die Verkleinerung der Strukturen hat einen Einfluss auf die Speicherdichte und somit auch indirekt auf den Preis von Solid State Drives. SLC-NAND-Flash-Speicher kennt man vor allem aus dem Enterprise- Bereich. SLC steht für "Single Level Cell".

In einer solchen Zelle kann exakt ein Bit gespeichert werden, also entweder eine "0" oder eine "1". SLC NAND Flash hat den Vorteil, dass dieses weniger schnell abgenutzt wird als beispielsweise MLC NAND Flash. Bei Flash-Speichern spricht man von den sogenannten P/E-Zyklen (Program/ Erase Cycles). Diese geben an, wie oft eine Speicherzelle beschrieben werden kann, wobei der Schreibvorgang durch das Anlegen einer Spannungsspitze ausgeführt wird. Eine SLC-Speicherzelle mit 25 Nanometer Strukturbreite kann normalerweise 100 000 Mal neu beschrieben werden, bevor sie defekt ist.

Wie geht's weiter?

MLC steht für "Multi Level Cell" und bedeutet, dass insgesamt zwei Bits in einer Zelle gespeichert werden können. Diese Tatsache hat wiederum Auswirkungen auf die Haltbarkeit einer Speicherzelle, denn anhand der doppelten Anzahl Bits können auch doppelt so viele Zustände gespeichert werden (00, 01, 10 und 11). Der eigentliche Schreibprozess findet wiederum durch das Anlegen unterschiedlicher Spannungsspitzen statt.

Bei einer MLC-Speicherzelle sind es bereits vier verschiedene Spannungen, die benötigt werden. Hinzu kommt, dass die Zelle aufgrund der doppelten Anzahl Bits auch doppelt so oft beschrieben wird, das heisst, die Haltbarkeit einer einzelnen Zelle halbiert sich. Ferner wird durch das Speichern mehrerer Bits auch die Fehlerkorrektur komplexer. Trotzdem sind es diese Einbussen Wert, denn immerhin kann die Speicherdichte gegenüber SLCs verdoppelt werden, und die technischen Herausforderungen sind durchaus gut in den Griff zu bekommen. Will man nun noch mehr Information auf derselben Fläche speichern, dann kann man versuchen, drei Bits in eine Zelle zu packen.

Das bedeutet, dass in diesem Fall acht verschiedene Spannungen anliegen müssen, da die folgenden Kombinationen möglich sind: 000, 001, 010, 011, 100, 101, 110 und 111. Man sieht also, dass es sich um ein Problem handelt, dessen Komplexität nicht nur linear, sondern exponentiell mit der Erhöhung der Anzahl Bits pro Zelle zunimmt. Hinzu kommt, dass TLC gegenüber MLC noch einen weiteren Nachteil mit sich bringt.

Liest man SLCSpeicher zufällig aus, dann beträgt die dafür benötigte Zeit 25 Mikrosekunden. Im Falle einer MLC-Speicherzelle dauert dieser Vorgang 50 Mikrosekunden und bei eine Triple Level Cell sind es dann bereits 100 Mikrosekunden. Noch schlimmer wird das Ganze, wenn man das Programmieren einer Zelle in die Berechnungen mit einbezieht. Bei einer Single Level Cell dauert ein Schreibvorgang 250 Mikrosekunden und bei einer Multi Level Cell sind es bereits 900 Mikrosekunden.

Leider liegen uns in diesem Fall keine Werte bezüglich Triple Level Cells vor. Man sieht aber bereits an der Entwicklung von SLCs zu MLCs, dass es sich wiederum um einen nicht-linearen Zusammenhang handelt.

Ähnlich sieht es schliesslich aus, wenn man sich die Zahlen hinsichtlich P/EZyklen zu Gemüte führt. Leider finden sich auch hier nur sehr spärliche Angaben. Trotzdem ist Datenblättern von Hynix zu entnehmen, dass 48-Nanometer-TLCSpeicher 2500 Mal beschrieben werden kann. Hält man sich nun vor Augen, dass die Strukturverkleinerung bei MLC-Speicher von 50 Nanometer auf 34 Nanometer eine Halbierung der verfügbaren P/EZyklen nach sich zog, ist bei TLCs von ähnlichen Auswirkungen auszugehen.

Dementsprechend erhält man bei TLCs mit 2X-Nanometer-Strukturen noch 750 Schreibzyklen. Bei diesen Angaben sollte man sich bewusst sein, dass die Anzahl der P/E-Zyklen stark mit der Verfeinerung des Herstellungsprozesses zusammenhängen kann. Als Beispiel hierfür müssen wieder die Multi Level Cells herhalten.

Zu Beginn konnte 25-Nanometer-MLC-NAND-Flash lediglich 1000 Mal beschrieben werden, bis sie begannen, den Dienst zu verweigern. Mittlerweile werden problemlos 3000 P/E-Zyklen erreicht. Eine ähnliche Entwicklung wird sich mit höchster Wahrscheinlichkeit auch bei den Triple Level Cells abzeichnen.

Komplexität hoch drei

Wie erwähnt, liegt die Hauptschwierigkeit bei den TLCs bei den unterschiedlichen Spannungen, die benötigt werden, um die Zellen zu programmieren. Um diesen Zusammenhang zu verstehen, betrachten wir zuerst eine Single Level Cell. Wir nehmen an, dass eine Spannung zwischen 0 und 14 Volt benötigt wird, damit sich der Zustand in einer Zelle ändert. Zwischen 4 und 5 Volt würde die Zelle mit einer «1» programmiert, und liegt die Spannung zwischen 9 und 10 Volt, dann ändert sich der Zustand auf «0». In diesem Beispiel hat man also 4 Volt "vorrätig".

Nehmen wir uns nun einer MLC an, dann wissen wir, dass bereits vier verschiedene Zustände gespeichert werden müssen, sprich es werden vier unterschiedliche Spannungen benötigt. Dadurch schmilzt die "vorrätige" Spannung auf 2 Volt zusammen. Haben wir nun eine Triple Level Cell vorliegen, reduziert sich die "vorrätige" Spannung auf lediglich 0.67 Volt, denn es müssen nun acht unterschiedliche Spannungen anliegen. Da die den NAND-Flash-Speicherzellen zugrunde liegenden Transistoren, respektive deren aus Siliziumoxid bestehendes Gate, einer Abnutzung unterliegt, wird mit der Zeit mehr und mehr von der "vorrätigen" Spannung benötigt, um die Zelle eindeutig zu programmieren.

Im Grossen und Ganzen blicken wir der Zukunft mit gemischten Gefühlen entgegen. Zum einen wünschen sich Kunden günstigere Laufwerke, denn schliesslich sind die Preise pro Gigabyte immer noch exorbitant hoch, wenn man sie mit denjenigen von Festplatten vergleicht. An dieser Stelle vermögen TLCs zu brillieren, denn immerhin lassen sich die Kosten von Solid State Drives anhand von Triple Level Cells um einen Drittel reduzieren. Leider aber scheint dies auf Kosten der Zuverlässigkeit der Drives zu geschehen.

Hinzu kommt, dass Triple Level Cells neue Controller sowie neue Controller-Firmware erforden. Die Vergangenheit hat uns gelehrt, dass diese beiden Komponenten mit einer hohen Fehleranfälligkeit verbunden sind. Wir erinnern an den «80-Prozent-Bug» der Intel X25M, an die Blue Screens of Death mit Sandforce SF-2281 Drives sowie an den "8-Megabyte-Bug" mit den Intel-320- Series-SSDs.

Mit diesem Hintergrund gilt es schon beinahe als sicher, dass auch kommende Controller und ihre Firmware Fehler enthalten, die weitreichende Auswirkungen haben werden. Nichtsdestotrotz wird Laufwerken mit mehr Speicherplatz zu tieferen Preisen die Zukunft gehören, und die Zeit wird zeigen, ob die diversen Hersteller mit der gestiegenen Komplexität umzugehen wissen, oder ob wir bald neue, ärgerliche Bugs entdecken werden.